현재의 컴퓨팅 시스템은 폰 노이만 구조를 사용하며, 연산 소자와 메모리 소자 사이 정보 교환으로 진행된다. 폰 노이만 구조에서는 연산에 관련된 명령어가 메모리 소자에 저장되어 있고, 명령어를 연산 소자로 가져와 실행하게 된다[1]. 하지만, 이러한 방식으로, 대규모의 정보를 처리하게 된다면 연산 소자와 메모리 소자 사이 신호 전달 지연 등 병목 현상이 발생하게 된다. 이는 컴퓨팅 성능 제한 문제와 엄청난 에너지 소모의 문제를 야기한다[2]. 따라서, 이러한 문제점을 극복하기 위해, 뉴로모픽 시스템이 제안되었다. 뉴로모픽 시스템은 인간의 뇌에서 뉴런-시냅스 구조를 모방한 것이다[3]. 인간의 뇌는 뉴런과 시냅스로 이루어져 있으며, 약 1,000억개의 뉴런은 약 100조 개의 시냅스로 연결 되어 있다[4]. 또한, 매우 낮은 전력을 소비함과 동시에 다양한 연산, 인지, 기억이 가능하다. 뉴런을 작은 컴퓨터라고 생각하고, 이를 모방하여 소자를 제작하고 병렬로 연결하여 구동 시킨다면, 낮은 구동 전압으로 한 번에 여러 개의 명령어를 처리하여 복잡한 연산도 가능하게 된다[5]. 또한, 외부 자극을 가하여 뉴런 사이의 연관성이 증가하게 되면 시냅스는 그 연결 강도를 표현하게 되는데, 이는 시냅스의 가소성으로, 저전력에도 큰 규모의 정보 처리를 가능하게 한다[6]. 시냅스 모방 소자는 다양한 뉴런 사이의 연관성을 표현 할 수 있어야 하는데, 이를 위해서 이 소자는 0과 1로 이루어진 디지털 소자가 아닌 모든 값을 표현 할 수 있는 아날로그적 소자가 필요하다[7]. 이를 위해 다양한 구조와 재료를 사용하여 뉴로모픽 소자 연구가 진행되고 있다. 2021년 Nanjing 대학교에서는 멤리스터 소자를 이용하여 제작된 시냅스 모방 소자를 보고하였다. 멤리스터란, 메모리와 레지스터를 합친 단어로 상부, 하부 전극에 인가되는 전압에 따라 저항 값이 변하고 일정시간 이 값을 저장하게 된다[8]. 이 연구에서는 광 펄스를 인가하여 멤리스터 특징을 나타내었는데, 소자가 빛에 의해 자극을 받으면, 무기물의 페로브스카이트에서 캐리어가 발생하고, 전자는 페로브스카이트에 갇히게 된다. 이때 발생한 정공은 산화막으로 들어가 전도도에 기여하게 된다. 또한, 전기적인 자극을 가하여 광 자극으로 인해 트랩된 캐리어를 제거하였고, 이러한 방법을 통해 캐리어 분포를 조절하여 시냅스적 특징을 나타내었다[9]. 또한, 2021년 한국표준과학연구원에서는 홀 효과를 이용하여 시냅스 모방 소자 연구를 진행하였다. 수직 자기이방성 성질을 가지는 소자는 길이가 비대칭인 홀 바(hall bar) 형태로 패턴화 되었고, 이는 핵 생성 영역과 홀 검출 영역으로 이루어져 있다. 이 소자의 강화와 약화를 위해 펄스를 가하면 도메인 벽(domain wall) 위치가 증가하거나 감소한 것을 확인하였다. 홀 검출 영역에 대한 도메인 벽의 위치에 따라 홀 저항이 바뀌는데, 이를 이용하여 시냅스 모방 소자로 동작하는 것을 보여주었다[10]. 본 실험에서는 양자점을 이용하여 플래시 메모리 구조를 기반으로 소자를 제작하였고, 이때 양자점은 플래시 메모리 구조에서 플로팅 게이트를 대체하였다. 실험에서 사용된 양자점은 InP/ZnSe/ZnS 구조를 가지며, 소자에 전압을 가했을 때 플래시 메모리 동작 원리와 유사하게 터널 산화막을 지나 양자점에 전하가 갇히게 된다[11]. 이를 이용하여, 소자에 가하는 전압의 크기 또는 전압을 가하는 시간을 바꾸며 양자점에 저장되는 전자의 양을 조절하였고 이를 커패시턴스-전압 측정 및 분석을 통하여 소자의 상태를 여러 단계로 표현하였다. 본 연구에서는 양자점을 이용하여 제작된 소자를 시냅스의 모든 연결 강도 표현이 가능한 시냅스 모방 소자로서 제안하였다.

본 연구에서 제시하는 소자는 Fig. 1와 같이 제작되었다. 1 cm × 1 cm 로 다이싱된 p타입(100) 실리콘 웨이퍼(비저항 1–10 Ω·cm)를 기판으로 사용하였다. 먼저, 웨이퍼를 아세톤 3분, 메탄올 3분, 황산과 과산화수소수를 1:1로 섞은 SPM(Sulfuric Peroxide Mixture) 용액에 10분간 담가 차례대로 초음파 세척기를 사용하여 세정하였다. 그 후, BOE(Buffered Oxide Etchant, 6:1)에 10초간 담가 세정 공정이 진행될 때 생성된 자연 산화막을 제거하고 증류수에 헹구어 주었다. 먼저, 소자의 터널 산화막을 생성 하여야 하는데 이 산화막은 실리콘 기판과 높은 품질의 계면 특성이 요구된다. 본 실험에서는 고유전율 물질인 Al₂O₃를 산화막으로 사용하고자 하였다. 그러나, SiO₂와 Si 기판 사이의 계면 결함보다 Al₂O₃와 Si 기판의 계면 결함 밀도가 훨씬 높기 때문에 캐리어 이동도와 구동전류가 낮아지는 현상이 발생한다[12]. 따라서, SiO₂를 먼저 형성하여 기판과의 계면 특성을 향상시킨 후, 그 위에 Al₂O₃를 증착 시켰다[13]. 세정 공정을 완료한 웨이퍼를 퍼니스(Furnace, 삼한진공, SHTC-3000)에 넣어 산화 공정을 진행하였다. 50분동안 퍼니스의 온도가 900 °C까지 도달한 후, 2시간 44분동안 10 torr의 고순도 O₂가스를 주입하였다. 산화 공정이 끝나면, 원자층 증착(atomic layer deposition, ALD)을 사용하여 Al₂O₃를 약 5 nm 성장시켰다. Al₂O₃ 성장 시, 사용한 소스는 TMA(trimethylaluminum, C₆H₁₈Al₂) 이고, 이때 사용한 장비는 울텍의 Compact ALD이다. 그 후, 양자점을 도포하였는데, 스핀 코팅기(제이디테크, JSP4A)를 이용하여 4000 rpm으로 35초간 진행하였다. 한번 스핀 코팅 할 때마다, 양자점을 50 μl씩 뿌렸으며 이 과정을 3번 반복하여 진행하였다. 이때 코어가 InP, 껍질이 ZnSe/ZnS 의 다중 껍질 구조인 붉은 빛을 내는 양자점을 사용하였다. 스핀 코팅이 끝나면 hot plate에 웨이퍼를 올려 10분간 120 °C에서 베이킹 하여 솔벤트를 제거하였다. 그 후, 컨트롤 산화막을 증착 시키기 위해, ALD 장비를 이용하여 Al₂O₃를 약 10 nm 쌓았다. 상부에 금속 전극을 형성하기 위해 스퍼터링을 진행하였으며, 알에프/직류 마그네트론 스퍼터(삼한진공, SHS-2M3-40T)를 사용하였다. 이때, 사용한 마스크의 패턴 사이즈는 가로 170 μm, 세로 170 μm 크기를 갖는다. 스퍼터 장비의 내부 압력이 5 × 10^-6 torr까지 형성 되었을 때, 금속 박막 증착을 하였으며, 사용한 금속 타겟은 Cr, Pt 이다. Pt와 기판 간의 접착력 향상을 위해 Cr을 먼저 쌓아주었다. 스퍼터링 전, 타겟에 있는 이물질을 제거하기 위해 프리-스퍼터링을 진행하였는데, 아르곤 가스를 50 sccm 만큼 25 mtorr의 압력으로 넣어주었다. 50 W의 전력을 가하여 프리-스퍼터링 후, 금속 박막을 스퍼터링 하였는데 이때 아르곤을 5 mtorr로 주입하였다. Cr은 1분간, Pt는 3분 45초간 증착 하였다. 소자의 상부 전극까지 형성하였으면, 소자의 상태를 안정화시키기 위해 급속 열처리 장비(rapid thermal annealing, RTA, 삼한진공, SHT310R)를 이용하여 어닐링을 진행하였다. 아르곤 가스를 주입하여 3분동안 400 °C까지 도달하고 10분간 유지하였다. 이러한 제작 과정을 통해 만들어진 소자를 측정하기 위해서는 Fig. 2와 같이 2-프로브를 이용하여 상부 전극에 전압을 가해주고, 하부 전극인 기판은 접지시켰다. 그 후, 소자에 게이트 전압을 가하여 커패시턴스-전압, 전류-전압을 측정하였다. 전류-전압 그래프는 적절한 프로그래밍 전압 범위 설정을 위하여 측정하였고 이때 정해진 전압 값으로 프로그래밍을 진행하였다. 커패시턴스-전압 그래프를 이용하여 양자점을 이용한 메모리 효과를 확인하였는데, 커패시턴스-전압 측정 시, 1 kHz와 같은 저주파수에서는 결함들이 반응 할 수 있는 충분히 긴 수명시간이 주어지므로 커패시턴스-전압 그래프에 반영되어 노이즈로 나타나게 된다. 따라서, 고주파수 영역인 100 kHz에서 결함들의 영향을 최대한 배제 후 측정을 진행하였다[14].

Figure 1. (Color online) Schematic diagram of fabricating device.

Figure 2. (Color online) Device measurement method.

1. 소자의 산화막 항복 전압 확인

먼저, 소자의 여러 단계를 표현할 수 있는 프로그래밍(programming)과 이레이징(erasing) 과정을 위해 소자에 바이어스 전압을 가해야 하는데, 너무 높은 전압을 인가하면 소자의 산화막에 손상이 생겨 소자가 제대로 작동하지 않게 된다. 따라서, 산화막에 영향이 가지 않을 정도의 전압 범위를 설정해야 하는데, 이를 확인하기 위하여 소자의 터널 산화막과 컨트롤 산화막의 절연 파괴 전압을 측정하였다. 먼저 터널 산화막의 절연 파괴 전압 범위를 구하기 위해 Pt/Cr/Al₂O₃/SiO₂/Si 구조로 제작하여 전류-전압을 측정한 결과, 평균적으로 7.5 V 부근에서 터널링이 발생하고 10 V 이후로는 산화막이 완전히 깨지는 것을 확인하였다. 이는 Fig. 3(a)에 나타내었다. 또한 컨트롤 산화막의 절연 파괴 전압을 측정하기 위하여 Pt/Cr/Al₂O₃/QDs/Si 구조를 제작하여 측정하였을 때, Fig. 3(b)와 같이 약 15 V 부근에서 산화막이 깨지는 것을 확인할 수 있었다. 따라서 이를 토대로 대략 7–8 V의 전압을 소자에 가한다면, 터널 산화막은 영향을 받지 않고 컨트롤 산화막이 굳건히 버티고 있어 소자가 제대로 동작 할 것이라고 판단하였다.

Figure 3. (Color online) Current-Voltage graph of (a) tunnel oxide and (b) control oxide with QDs.

2. 프로그래밍/이레이징

위의 결과를 토대로 결정된 프로그래밍 전압 범위를 기준으로 소자에 양전압과 음전압을 가하면서 프로그래밍/이레이징 과정을 진행하였다. 동작 원리는 Fig. 4에 나타나있는데, Fig. 4(a)는 소자에 전압을 가하지 않았을 때를 보여준다. Figure 4(b)와 같이 소자에 양전압을 가하게 되면 파울러-노르트하임 터널링이 발생하게 되고, 전자는 터널 산화막을 터널링하여 양자점에 갇히게 된다. 파울러-노르트하임 터널링이란 캐리어가 얇은 층의 절연막을 통과하여 도체로 주입 될 때를 의미한다. 이때, 발생하는 누설 전류 밀도 J_FN는 Eq. (1)과 같이 표현 할 수 있으며, C는 상수, E는 전기장, m*는 유효 질량, q는 전하량, φ_B는 쇼트키 장벽의 높이, ħ는 플랑크 상수를 의미한다[15].

Figure 4. (Color online) Device working principle (a) when gate voltage is not applied, (b) when applied positive voltage, and (c) when applied negative voltage.

반대로 음전압을 가하게 되면, Fig. 4(c)처럼 양자점에 저장되어 있던 전자들이 기판 쪽으로 빠져나가게 된다[16]. 이로 인해 커패시턴스-전압 그래프의 변화가 발생한다. 만약, 전자가 양자점에 트랩 된다면, 축적(accumulation)이 더 빠르게 일어나게 되고 평탄대 전압은 증가하게 된다. 또한, 양자점에 있던 전자가 기판 쪽으로 빠져나가게 되면, 축척이 전보다 더 느리게 일어나게 되고 평탄대 전압은 감소하게 된다. 즉, 양전압을 가한 후에 커패시턴스-전압을 측정하게 된다면, 그래프가 전체적으로 + x축으로 이동하게 되고, 음전압을 가한 후 측정하면 그래프가 전체적으로 -x축으로 이동하게 된다[17]. Figure 5은 서로 다른 전극 위치에서 측정한 커패시턴스-전압 그래프를 나타냈다. 소자 상부 전극에 바이어스 전압 값을 바꿔가며 각각 10초씩 가한 후, -1 V에서 3 V까지 100 kHz에서 커패시턴스-전압을 측정하였다. Figure 5(a)는 소자 전극에 음전압을 바꾸며 측정한 그래프이고, Fig. 5(b)는 (a)에서 측정된 그래프의 특정 전압 값을 읽어 나타낸 것이다. 여기서 V_ref는 V(Cmax+Cmin)/2 를 계산한 값이다. 이를 통해 소자에 음전압을 가했을 때, 양자점에 트랩된 전하들이 빠져나가 V_ref 값이 점점 감소하는 것을 확인하였다. Figure 5(c)는 소자 전극에 가하는 양전압 크기를 바꾸며 측정한 그래프이고, Fig. 5(d)는 Fig. 5(b)와 동일하게 계산하여 산출한 값을 나타내었다. 소자의 터널 산화막 전류-전압 그래프에서 확인하였듯이, 전하들의 터널 산화막 터널링이 시작되는 전압 범위는 약 7–7.5 V 부근 부터이다. Figure 5(d)를 보면, 7 V에서 약간의 전압 변화가 일어났고, 7.5 V를 가했을 때에 그 전보다 많은 전하들의 터널링이 발생하여 뚜렷한 전압 변화를 확인할 수 있었다. 이 결과를 토대로, ±7.5 V 전압 바이어스를 가했을 때, 프로그래밍/이레이징이 가장 잘 된다고 판단하였다. ±7.5 V 전압을 고정하고, 소자에 바이어스 전압을 가하는 시간을 바꿔가며 커패시턴스-전압을 측정하였고, 그 결과는 Fig. 6에 나타내었다. 이 그래프 또한 앞에서 했던 방식으로 V_ref 값을 산출하여 그래프로 나타내었고, 여러 값으로 변화하는 V_ref 값을 확인하였다. 상대적으로 전압을 가하는 시간이 늘어갈수록 전압 이동 크기는 증가하는 추세를 보였다. 이를 통하여 소자의 상태를 단계적으로 표현할 수 있다는 것을 확인하였다. 또한, Fig. 7와 같이 ±8.5 V를 30초, 10초 가하여 측정하였을 때에도 뚜렷한 전압 변화를 확인 할 수 있었는데, 이때 최소 1.04 V에서 최대 2.1 V까지 전압 변화가 발생하였다. 전압 차는 약 1.05 V이며, Eq. (2)를 이용한다면 양자점에 갇힌 전자의 수를 구할 수 있다.

Figure 5. (Color online) Capacitance-Voltage measured by changing the voltage value applied to the device (a) applying +7.5 V bias voltage, (b) V_ref for result (a), (c) applying -7.5 V bias voltage, (d) V_ref for result (c).

Figure 6. (Color online) Capacitance-Voltage measured by changing the time that voltage
value applied to the device (a) applying +7.5 V and -7.5 V sequentially, (b) V_ref for result (a), (c) applying -7.5 V and +7.5 V sequentially, (d) V_ref for result (d).

Figure 7. (Color online) Capacitance-Voltage measured by changing the voltage value andtime applied to the device (a) applying +8.5 V and -8.5 V repeatedly with changing time,
(b) V_ref for result (a).

이때, Q는 총 전하량, C는 커패시턴스, Δ V는 전압의 변화량을 의미한다[18]. Equation (2)은 Eq. (3)과 같이 표현 될 수 있으며, 이는 Fig. 7에서 양전압을 가했을 때 측정한 그래프와 음전압을 가했을 때 측정한 그래프 간 면적은 양자점에 갇힌 총 전하량을 나타냄을 의미한다[19].

이를 계산해보면, -8.5 V, 30초 인가한 그래프와 8.5 V, 10초를 인가하여 측정한 그래프 간 면적은 2.08 × 10^-10 C의 값을 가지고 이 값을 전자의 전하량 1.6 × 10^-19 C으로 나누게 된다면, 트랩된 전자의 수는 총 1.3 × 10⁹개라고 계산 할 수 있다. 따라서, 이러한 결과로부터 양자점을 이용한 소자는 인가하는 전압의 크기와 시간에 따라 양자점에 갇히게 되는 전자의 양을 조절 할 수 있고, 이 전자의 양에 따라 V_ref 값을 여러 단계로 표현 할 수 있다고 판단하였다. 그러나, Fig. 6처럼 프로그래밍/이레이징을 순차적으로 진행 했을 때, 부호만 다르고 같은 크기의 전압임에도 불구하고 전하가 저장되고 빠져나감에 있어 오프셋이 존재한다. 이는, 프로그래밍/이레이징이 비대칭적으로 발생한다는 것인데, 이 점을 보완하기 위해 프로그래밍/이레이징 시 소자에 가하는 전압 값을 바꿔 측정해보거나 소자의 산화막 두께를 조절하여 좀 더 안정적이고 대칭적으로 동작 할 수 있게 해야 할 필요가 있다. 또한, 현재 소자의 전압 변화 범위는 1 V 이내로 작은 값을 가진다. 큰 메모리 효과를 얻기 위하여 전압 변화 범위를 넓혀야 하고, 이를 위해 양자점의 밀도 증가 또한 필요하다.

본 연구는 플래시 메모리를 기반으로 한 구조에서 양자점을 이용하여 소자를 제작하였고, 소자에 바이어스 전압을 가하여 메모리 효과를 확인하였다. 소자의 상부 전극에 가하는 전압 범위는 소자의 터널 산화막에 영향이 가지 않을 정도의 범위 내에서 설정하였으며, 이 실험에서 제작된 소자는 7–7.5 V에서 터널링이 발생하였다. 이에 따라 7–8 V의 전압대에서 프로그래밍을 진행하였고, 전압의 크기와 가하는 시간을 바꾸며 측정하였다. 전하가 산화막을 터널링하여 양자점에 트랩되는 정도는 커패시턴스-전압을 통하여 확인하였다. 소자에 양전압을 가하면 양자점에 전자가 트랩되어 커패시턴스-전압 그래프의 축적이 빨라지고, 음전압을 가하면 전자가 양자점을 빠져나와 축척이 느려졌다. 소자에 가하는 전압의 크기가 클수록, 전압을 가하는 시간이 길수록 양자점에 갇히는 전자의 양은 증가하였다. 양자점에 트랩되는 전하의 양을 조절함으로써 커패시턴스-전압 그래프에서의 평탄대 전압을 여러 단계로 표현 할 수 있었고, 이를 통하여 시냅스 소자로서 아날로그적으로 강도를 조절 할 수 있는 가능성을 확인하였다.