다가오는 AI 시대에 발맞춰 효율적으로 데이터를 처리하고 활용하기 위해 뉴로모픽 반도체 시스템이 떠오르고 있는 추세이다[1]. 현대 컴퓨터 구조인 폰 노이만 시스템의 경우 프로그램 코드 및 데이터가 동일한 메모리 공간에 저장되는 단일 데이터 경로를 추구한다[2]. 따라서 동시의 다량의 데이터를 처리할 수 없는 병목현상이 발생하고 고전력이 소비된다는 단점이 있다. 다음과 같은 성능의 한계를 해결하기 위해 병렬처리를 효율적으로 수행할 수 있는 뉴로모픽 시스템에 대한 관심이 집중되고 있다. 뉴로모픽이란 인간의 뇌신경을 모방한 기술로 생물학적인 뉴런과 시냅스 동작을 하드웨어 관점에서 표현한 용어이다. 시냅스 소자는 뉴런 소자에서 전달받은 신호를 시냅스 가중치로 표현하여 다른 뉴런 소자로 전달하는 시스템을 나타낸다. 다양한 시냅스 거동 표현과 일정한 동작 특성을 확보하기 위해서는 아날로그 형태를 비롯한 선형성, 대칭성이 요구되며 세분화된 연결 강도의 변화를 통해 원하는 결과를 도출한다[3]. 뉴로모픽 시스템은 물질의 상변화를 이용하는 PCRAM(Phase-change RAM)[4], 저항변화 메모리인 RRAM(Resistive RAM)[5], 플래시메모리(Flash memory)[6]가 대표적으로 존재한다. 그중 플래시메모리는 전기적으로 데이터를 지우고 다시 기록할 수 있는 비휘발성 컴퓨터 기억 장치로 전원이 공급되지 않더라도 기존에 저장된 데이터는 그대로 유지하고 재기록이 가능하다. 또한, 전하의 저장 공간인 플로팅 게이트를 이용해 다양한 시냅스 가중치를 표현할 수 있다. 2020년에 F. Kuruoğlu et al.은 다양한 수의 금나노 입자를 플로팅 게이트로 이용해 시냅스 가중치를 표현하였으며, 2010년에 D. Lee et al.은 SiC 나노 입자를 토대로 메모리 동작 특성을 확보하였다[7, 8]. 2020년에 F. Kuruoğlu et al.그룹과 2010년에 D. Lee et al.그룹의 연구와 같이 플로팅 게이트는 플래시메모리의 주요 요소로 작용하며 나노 입자 기반의 메쉬 타입 플로팅 게이트는 밀도가 높아 전하 저장 능력이 우수하며 전하를 장기적으로 유지하는 장점을 가진다[9]. 본 연구는 3 μm의 종횡에 해당되는 백금(Pt)을 메쉬 타입으로 증착해 플로팅 게이트를 생성하고 시냅스 소자를 제작하여 특성을 알아보았다. 또한, 플로팅 게이트 일부가 훼손되어도 동일한 성능을 가질 수 있음을 제시한다. 소자는 Metal/Insulator/Metal/Insulator 구조를 가지며 프로그램(Program) 및 이레이즈(Erase) 동작을 정전용량-전압 그래프를 통해 확인한다.

소자 제작은 Fig. 1(a)에 제시된 순서대로 진행된다. 붕소로 도핑된 p 타입 (100) Si(실리콘) 조각 웨이퍼를 준비한 뒤 세정 공정을 실시한다. 초음파세척기를 이용하여 아세톤, 메탄올, SPM(Sulfuric acid peroxide mixture)에 10분씩 웨이퍼를 넣어 세정한 후 탈이온수(DI, Deionized water) 린스를 각각 15초간 진행한다. 이때 SPM은 황산과 과산화수소가 1:1 비율로 섞인 용액을 의미한다. 마지막으로 웨이퍼 표면에 부착된 자연산화막을 없애기 위해 BOE(Buffered oxide etchant, 6:1)에 15초, DI 린스를 15초간 진행한 후 질소 건으로 남아있는 용액을 말려준다. 전하가 터널링 하는 터널 산화막 제작을 위해 Oxidation과 ALD(Atomic layer deposition, 울텍, SPACE-S 150) 공정을 시행한다. Si과 강유전체 간의 계면 결함을 줄이기 위해 수평형 퍼니스(Furnace, 울텍, PYRO-H 50)로 SiO₂(이산화규소)를 30 Å 형성한다[10]. 0 °C부터 900 °C까지 55분간 N₂(질소) 분위기를 형성하고 900 °C에서 3분간 O₂(산소)를 1 SLM(Standard liter per minute) 만큼 주입한 후 900 °C에서 400 °C까지 2시간 동안 N₂ 분위기를 만들어준다. 정전용량 값을 높여주고 누설전류를 줄이기 위해 강유전체인 HfO₂ 50 Cycles를 ALD를 통해 증착한다. 이때 HfO₂는 TEMAHf(Tetrakis hafnium)와 DI 소스를 통해 제작된다. 전하를 저장하는 플로팅 게이트의 형성을 위해 노광 공정(Lithography) 및 스퍼터링(Sputtering), Lift-off를 실시한다. 먼저, 노광 공정에서 Reversal bake 및 Flood exposure 과정이 추가된 Image reversal 공정을 진행한다[11]. 해당 공정은 Positive photoresist(PR, 감광제)를 사용하더라도 Negative photoresist처럼 패턴을 형성할 수 있으므로 lift-off 진행 후 3 μm 선폭의 메쉬 타입 플로팅 게이트 금속들이 보존될 수 있다. 스핀코팅(Spin coating)으로 소자에 HMDS(Hexamethyl Disilazane)와 감광제를 코팅한다. 이때 HMDS는 소자와 감광제 간의 접착성을 향상시키기 위해 사용된다. 각각 1500 RPM, 15초로 소자 전체에 용액이 퍼지게 한 후 4000 RPM, 30초로 두께를 조절한다. 감광제에 포함된 유기용매를 제거하여 밀도를 높이기 위해 Hot plate에 110 °C로 1분간 Soft bake를 진행한다. 패턴 불량을 없애기 위해 메스를 사용하여 소자 가장자리에 코팅된 PR을 제거하는 EBR(Edge bead removal) 공정을 시행한다. 플로팅 게이트에 해당하는 포토마스크(Photomask)를 컨택 얼라이너(Contact aligner, EV Group, EVG610)에 장착하고 광도 9.54 mW/cm²의 UV를 4.5초간 조사한다. Hot plate에서 120 °C로 1분 동안 Reversal bake를 수행하고 컨택 얼라이너에서 포토마스크 없이 1분간 UV를 조사하는 Flood exposure를 진행하여 비노광 구역을 현상이 가능하도록 시현한다. 현상액(Developer, AZ 300 MIF)에 1분간 현상, DI 린스를 1분간 시행한 뒤 질소 건으로 남아있는 용액을 제거한다. 마지막으로 견고한 이미지 패터닝을 얻기 위해 Hard bake를 Hot plate에 110 °C로 50초간 시행하여 메쉬 타입 플로팅 게이트 패턴을 형성한다. 플로팅 게이트의 금속물질로 사용되는 Cr(크롬)과 Pt(백금) 증착을 위해 RF/DC Magnetron Sputter(삼한진공, SHS-2M3-40T)로 스퍼터링을 수행한다. Cr은 Pt과 소자 간의 접착성을 위해 들어가며 5×10-6 torr의 고진공 상태와 Ar(아르곤) 50 sccm 유량, 0.01 torr 분압 환경에서 진행된다. 50 W의 AC power로 Cr은 40초간 2.5 nm, Pt은 5분간 25 nm의 두께로 증착한다. 초음파세척기에 아세톤 10분, DI 2분 넣어두어 Lift-off를 시행하고 질소 건으로 남아있는 용액을 제거한 후 현미경을 통해 플로팅 게이트를 확인한다. 컨트롤 산화막 제작을 위해 ALD를 사용해 HfO₂ 200 Cycles을 증착한다. 플로팅 게이트에 저장된 전하가 소거되지 않고 보존될 수 있도록 터널 산화막보다 두껍게 제작된다. 전압을 인가하는 컨트롤 게이트 형성을 위해 Image reversal 공정, 스퍼터링, Lift-off를 진행한다. HMDS와 감광제를 각각 1500 RPM의 속도로 15초간, 4000 RPM의 속도로 30초간 스핀코팅을 시행한 후 Hot plate에 110 °C로 1분간 Soft bake를 진행한다. EBR 공정을 통해 메스로 소자 가장자리에 코팅된 감광제를 제거한다. 컨택 얼라이너에 컨트롤 게이트 패턴에 해당하는 포토마스크를 장착한 후 광도 9.54 mW/cm² UV를 9초간 조사한다. Hot plate에서 120 °C 1분간 Reversal bake를 수행하고 포토마스크 없이 컨택 얼라이너를 통해 UV를 1분간 조사한다. 현상액에 1분간 현상하고 DI 린스를 1분간 진행한 후 질소 건으로 남아있는 용액을 없애준다. 마지막으로 Hard bake를 통해 컨트롤 게이트 패턴을 형성한다. 스퍼터링을 통해 Cr과 Pt을 증착한다. 5×10-6 torr인 고진공 상태에서 Ar 50 sccm 유량, 분압 0.01 torr로 만든 후 각각 50 W의 AC Power에서 40초로 2.5 nm 두께의 Cr을 형성하고 5 분으로 25 nm 두께의 Pt을 증착한다. Lift-off 공정을 통해 아세톤에 10분, DI에 2분 동안 초음파세척기에 넣은 다음 질소건 으로 소자 표면의 용액을 날린 후 현미경으로 컨트롤 게이트를 관찰한다. 마지막으로, 소자의 전반적인 저항을 낮추고 결정구조를 복원하기 위해 어닐링(Annealing) 공정을 실시한다. Box furnace(삼흥에너지, SH-FU-3MG)로 450 °C 1시간 동안 1 torr의 Ar 분위기에서 공정을 진행한다.

Figure 1. (Color online) Schematic diagram of device fabrication.

1. 구동 방식

반도체 디바이스 파라미터 분석기(KEYSIGHT, B1500A)를 사용하여 소자의 측정을 진행한다. Figure 2처럼 접지 연결을 위해 소자 뒷면에 Silver paste를 도포한 후 알루미늄 호일에 올려 기판과 알루미늄 호일 사이의 상호작용을 높인다. Probe station을 이용하여 전압 인가를 위한 탐침은 소자의 컨트롤 게이트, 접지를 위한 탐침은 알루미늄 호일에 연결한다. 전류-전압 그래프를 통해 항복 전압을 알아내고 정전용량-전압 그래프를 통해 산화막의 두께와 소자의 동작 특성을 나타낸다. 소자의 동작 원리를 에너지 밴드를 통해 확인한다. 평탄 밴드 조건(Flat-band condition) 하에서는 Fig. 3(a)와 같이 표현된다. 이때 컨트롤 게이트에 일정 이상의 양전압을 인가할 시 에너지 장벽이 기울어진다. F-N 터널링(Fowler-Nordheim tunneling)으로 인해 전자들이 터널 산화막을 터널링 하여 플로팅 게이트 영역에 밀집하게 되며 평탄대 전압이 증가한다. 반대로 컨트롤 게이트에 음전압을 인가할 시 플로팅 게이트에 갇힌 전자들이 소거되고 평탄대 전압이 감소한다[12]. 플로팅 게이트 영역에 전자가 채워지는 현상을 프로그램 동작, 전자가 소거되는 현상을 이레이즈 동작이라 일컫는다[13].

Figure 2. (Color online) Device cross-sectional view and measurement method.

Figure 3. (Color online) Band diagrams of the synaptic device in the (a) flat band condition, (b) program operations and (c) erase operations.

2. 터널 산화막, 컨트롤 산화막 두께 및 특성 분석

전하가 플로팅 게이트로 터널링 하는 작동 전압을 알기 위해 터널 산화막의 항복 전압(Breakdown voltage)을 측정하였다. 상기 실험 과정에서 제시한 Si 웨이퍼에 세정 과정을 거친 후 SiO₂를 30 Å 형성하고 HfO₂를 50 Cycles 증착한다. 390 μm 선폭을 가지는 Shadow mask를 이용해 Cr 2.5 nm, Pt 25 nm를 증착하고 어닐링 공정을 거쳐 터널 산화막을 제작한다. Figure 4(a)의 전류-전압 그래프를 토대로 5 V에서 8 V 사이에서 터널링이 발생하다가 8.6 V에서 절연파괴가 일어난다는 것을 확인하였다. 따라서 인가전압 ±5 V에서 ±8 V까지 프로그램 및 이레이즈 동작이 가능하고 이하에서는 동작하지 않음을 예측할 수 있다. 터널링이 생기는 5 V에서 8 V 영역을 하기의 식에 대입하여 F-N 터널링이 성립하는지 확인하였다.

Figure 4. (a) Breakdown voltage, (b) F-N tunneling, (c) EOT in tunnel oxide and (d) EOT in control oxide.

식에서 d,m*,Φ,h는 각각 터널 절연막의 두께, 유효 질량, 쇼트키 장벽의 높이, 플랑크 상수를 의미한다. 대입하여 Fig. 4(b)에 나타낸 결과, 선형성과 -214의 음의 기울기를 갖는다는 것을 알 수 있다. 따라서 발생하는 터널링은 F-N 터널링이며 플래시 소자로써 동작할 수 있다는 것을 확인하였다. 터널 산화막의 두께를 측정하기 위해 정전용량-전압 그래프를 확인한다. SiO₂ 두께의 측면에서 동일한 전기적 성능을 나타내는 강유전체 물질의 두께를 나타내기 위해 EOT(Equivalent oxide thickness)를 계산한다[14].

이때, kSiO2는 SiO₂의 유전상수로 3.9이며 ε0는 진공상태의 유전율로 8.85 × 10^-12 F/m을 나타낸다. A는 전극의 면적으로 1.521×10-7 m²이고 C는 정전용량 값으로 1.33×10-9 F이다. 계산식의 의거하여 EOT는 39.5 Å로 계산된다. 컨트롤 산화막은 플로팅 게이트에 있는 전자들의 누설을 막기 위해 터널 산화막보다 두껍게 제작된다. 상기에 제시된 Si 웨이퍼에 세정 과정을 거친 후 HfO₂ 200 Cycles 증착한다. 390 μm 선폭의 Shadow mask로 Cr 2.5 nm, Pt 25 nm를 증착하고 어닐링 공정을 진행하여 컨트롤 산화막을 제작한다. EOT 값을 알아보기 위해 정전용량-전압 그래프를 확인한다. 정전용량 값 1.11×10-9 F에서 EOT는 47.3 Å로 계산되며 터널 산화막보다 컨트롤 산화막의 두께가 두껍다는 것을 알 수 있다.

3. 플로팅 게이트 형성 및 특성 분석

큰 선폭을 가지는 단일 플로팅 게이트를 형성할 시 일부가 형성되지 않으면 균일성이 떨어져 누설전류의 발생률이 커질 것으로 예측된다. 반대로, 작은 선폭을 가지는 단일 플로팅 게이트를 형성할 시 일부가 손상되어도 누설전류의 발생률이 낮을 것으로 예상된다. 따라서 본 연구의 최종 목표는 양자점을 모방하여 10 nm의 선폭을 가지는 메쉬 타입 플로팅 게이트를 생성하는 것이다. 실험에 사용된 컨택 얼라이너가 형성할 수 있는 최소 선폭은 3 μm이기 때문에 이를 단일 플로팅 게이트의 크기로 설정하였고 메쉬 타입으로 배열하여 플로팅 게이트로 나타내었다. 하기의 식을 바탕으로 컨택 얼라이너 UV의 광도와 조사 시간에 따라 정확한 패턴을 새겼다.

E는 광량이며 단위는 mJ/cm², I는 광도이며 단위는 mW/cm², T는 시간이며 단위는 초를 나타낸다. 항상 같은 광량을 유지하기 위해서는 광도가 약해질수록 조사 시간을 증가시켜 원하는 미세 패턴의 형성이 필요하다. 그러나 Image reversal 공정의 경우 기존 노광 공정과 반대로 조사 시간이 짧을수록 더욱 뚜렷한 패턴을 형성할 수 있다. 감광제가 기존보다 적은 광을 수신하게 되면 현상액에 대부분 용해된 상태로 남게 되며 언더컷이 생성되어 패턴 불량률을 감소시킬 수 있다. Figure 5에서는 상기 실험 과정에서 제시한 Image reversal 공정 순서와 같게 하되 UV 조사 시간을 변수로 하여 실험을 진행하였다. 9.54 mW/cm²를 가지는 광도를 기준으로 조사 시간 12 초를 시행했을 시 패턴 형성이 올바르게 되지 않고 감광제가 뭉쳐있는 것을 볼 수 있으며 2 초 조사 시에는 원하는 패턴보다 커져 메쉬 형태의 게이트 형태를 잃어버리게 된다. 조사 시간 4.5초를 기준으로 3 μm 선폭에 해당되는 메쉬 타입 플로팅 게이트를 얻을 수 있었으며 미세패턴을 형성하는 노광 공정에서는 빛의 세기나 조사 시간이 중요한 요소로 작용한다는 것을 알 수 있다. 단일 플로팅 게이트와 비교하여 메쉬 타입의 플로팅 게이트는 일부 게이트들이 전하를 잃더라도 개별적인 전하 저장이 가능하기 때문에 내구성이 높다는 장점이 있다[15]. 따라서 본 연구에서는 플로팅 게이트 일부가 손상되었을 시 동일한 성능을 가질 수 있는지 정전용량-전압 그래프로 프로그램 및 이레이즈 동작을 시행하였다. Figure 6(a)는 손상되지 않았을 때의 플로팅 게이트와 Fig. 6(b)는 Fig. 6(a)로 만들어진 소자의 정전용량-전압 그래프를 나타낸다. 프로그램은 7 V 5초, 이레이즈는 -7 V 30초에서 진행되며 ΔVref로 윈도우 메모리를 결정한다[16]. 이때 Cmax는 정전용량-전압 그래프에서의 최대 정전용량 값, Cmin은 최소 정전용량 값, V는 전압 값을 의미하며 ΔVref는 0.951 V로 계산된다.

Figure 5. (Color online) Mesh-type floating gate with illumination time of (a) 12 seconds, (b) 2 seconds, and (c) 4.5 seconds.

Figure 6. (Color online) (a) Image when the floating gate is not damaged and (b) the capacitance-voltage curves of the device using it. (c) Image when the floating gate is damaged and (d) the capacitancevoltage curves of the device using it.

Figure 6(c)는 플로팅 게이트가 일부 손상되었을 때의 사진이다. Figure 6(d)는 Fig. 6(c)로 제작된 소자의 프로그램 및 이레이즈 동작을 표현한다. 7 V 5초, -7 V 30초에서 프로그램 및 이레이즈를 진행하였으며 ΔVref는 0.934 V로 나타난다. Figure 6(d)의 경우 ΔVref 값이 Fig. 6(b)의 경우보다 0.017 V 만큼 줄었지만 윈도우 폭의 변화가 거의 나타나지 않는다는 것을 알 수 있다. 따라서 본 연구를 바탕으로 메쉬 타입으로 형성된 플로팅 게이트의 경우 일부가 손상되더라도 윈도우 메모리의 큰 변화 없이 동작하는 것을 알 수 있다.

4. 시냅스 가중치

소자의 리딩 전압(reading voltage)은 Fig. 7(a)에서 확인하였으며 프로그램은 3 V, 이레이즈는 -3 V에서 수행하였다. 전자의 터널링이 발생하지 않는 조건이므로 정전용량-전압 그래프의 유동이 없으며 ±3 V에서 읽기 동작이 가능하다는 것을 알 수 있다. Figure 7(b)와 Fig. 7(c)를 토대로 소자의 저장 및 소거에 따른 이동성을 인가전압 ±6에서 7 V까지 확인하였으며 Fig. 7(d)의 그래프로 시냅스 가중치를 나타내었다. 소자의 이레이즈 동작은 플로팅 게이트에 저장된 전하들이 빠져나가면서 전류의 흐름이 증가되므로 시냅스 강화를 나타내며 프로그램 동작은 전하들이 플로팅 게이트에 채워질수록 전류의 흐름이 감소하므로 시냅스 약화로 표현된다. 시냅스 가중치 그래프를 통해 1.7 V의 ΔVref 변화 동안 총 22개의 시냅스 연결강도를 확인할 수 있었으며 추후 메모리 윈도우 확장 및 세분화된 시냅스 가중치의 완성을 통해 복잡한 신경 네트워크를 이루는 뉴로모픽 소자로써 발전할 수 있는 가능성을 확인하였다.

Figure 7. (Color online) Among the basic operations of the capacitance-voltage curve, it shows (a) reading voltage, (b) program and (c) erase operation, and (d) synaptic weight including potentiation and depression.

5. 동작 특성 확보

소자의 동작 특성을 알아보기 위해 정전용량-전압 그래프로 반복성과 재현성, 내구성을 확인하였다[17]. 반복성의 경우 프로그램 동작은 6 V에서 8 V, 이레이즈 동작은 -6 V에서 -7 V로 진행하였다. 총 73번 측정하였고 프로그램과 이레이즈가 반복되는 한 번의 사이클 동안 Vref 값이 1 V 이상 차이 나도록 계산하여 비교하였다. Figure 8을 통해 연속적인 시냅스 강화 및 약화에 따라 Vref 값이 변하며 0.33 V부터 1.67 V 사이에서 동작 특성이 나타남을 확인하였다. Figure 9는 서로 다른 4개의 전극으로 소자의 재현성을 표현한 그래프이다. Figure 9(e)를 통해 첫 번째 Cycles을 제외하고 20% 미만의 양호한 오차율을 확인하였으며 오차율의 평균은 11%로 나타났다.

Figure 8. (Color online) Repeatability, a characteristic of device behavior. (a) capacitance-voltage curves for program and erase operations. (b) repeatability according to synaptic connection strengths.

Figure 9. (Color online) Reproducibility, a characteristic of device behavior. (a) capacitance-voltage curves and the synaptic connections strengths. (b) Error rate analysis.

내구성은 최대 저장 동작과 최대 소거 동작의 정전용량-전압 그래프를 구한 후 1시간씩 총 52번의 측정으로 Vref 변화가 있는지 검토하였다. Figure 10을 통해 윈도우 메모리는 3.07 V에서 2.7 V로 0.37 V 감소함을 알 수 있었다. 3가지 동작 특성을 통해 메쉬 타입 플로팅 게이트 기반 소자의 가능성을 보았으며 오차 범위를 줄이기 위해서는 컨트롤 산화막의 두께 조절이 필요하며 패시베이션(Passivation) 공정을 통해 개선해야 된다고 생각한다[18].

Figure 10. (Color online) Retention, a characteristic of device behavior.

메쉬 타입 플로팅 게이트를 가지는 시냅스 소자를 제작하고 특성을 분석하였다. 적절한 동작 전압을 알아내고 보존성을 높이기 위해 터널 산화막과 컨트롤 산화막의 항복 전압과 EOT를 측정하였다. ±5 V에서 8 V 사이에서 적절한 인가전압을 확인하였으며 세분화된 연결 강도를 통해 시냅스 학습 소자로써 구동할 가능성을 제시하였다. 반복성과 재현성, 내구성에서 나타난 특성을 통해 소자의 유지력 향상을 위해 컨트롤 산화막의 두께 조절이나 동작 전압의 변화, 패시베이션 공정을 토대로 보완할 수 있다고 기대된다. 본 연구의 핵심은 메쉬 타입의 플로팅 게이트 일부가 손상되었을 때 동일한 성능을 보이는지 확인하는 것이다. 정전용량-전압 그래프를 통해 일부 손상 여부의 관계없이 1 V 이상의 윈도우 메모리를 확보하였고 성능을 입증하였다. 더 나아가 소비전력을 낮추고 세분화된 출력 신호의 변화를 나타내기 위해 소스, 드레인, 게이트로 이루어진 3단자 기반의 시냅스 트랜지스터를 개발하고 전류-전압 특성을 확보할 것이다. 2개 이상의 소자를 연결하여 시냅스 가중치 변화를 확인하며 다중 시냅스 어레이 소자로 동작시킬 계획이다.

본 연구는 산업통상자원부의 연구비 지원[P0023521] 및 과학기술정보통신부의 연구비 지원[RS-2023-00219703]에 의해 이루어졌습니다.