Ex) Article Title, Author, Keywords
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New Phys.: Sae Mulli 2023; 73: 810-817
Published online October 31, 2023 https://doi.org/10.3938/NPSM.73.810
Copyright © New Physics: Sae Mulli.
Jeongmok Yang1, Soyeon Jung1, Jaemin Kim1, Suhyeon Chae1, Taehwan Koo1, Moongyu Jang1,2*
1School of Nano Convergence Technology, Hallym University, Chuncheon 24252, Korea
2Center of Nano Convergence Technology, Hallym University, Chuncheon 24252, Korea
Correspondence to:*jangmg@hallym.ac.kr
This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License(http://creativecommons.org/licenses/by-nc/3.0) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.
A neuromorphic device that exhibits the signal processing method of the human brain was fabricated using the electron tunneling phenomenon between the floating gate and the insulating film with a flash memory structure. An HfO2/SiO2 structure was used as the tunnel oxide and HfO2 as the control oxide. Floating gate and control gate platinum, which are excellent for charge storage, are used as materials. Capacitance–voltage measurements were performed to determine the weight of the synaptic device and the window memory according to the applied voltage to the control gate. The voltage at which electrons can tunnel through the tunnel oxide of the device was determined to be 7 V through the current–voltage characteristic curve. Applying 7 V and −5.8 V to the control gate varied the flat band and threshold voltages and depression and potentiation strength of the synaptic connection, allowing the expression of synaptic weights. The measured memory window is 1.26 V. A synaptic device that can adjust the strength of the synaptic connection in several steps was created by varying the number of applied voltages. This device could be used in neuromorphic applications.
Keywords: Neuromorphic, Charge storage, Synaptic weight, Flash memory
플래시 메모리 구조를 가지는 절연막과 플로팅 게이트 사이의 전자 터널링 현상을 이용해 인간의 뇌의 신호처리 방식을 띄는 뉴로모픽 소자를 제작하였다. 터널 절연막으로 HfO2/SiO2 구조를 사용하였으며, 컨트롤 절연막으로 HfO2를 사용하였다. 플로팅 게이트 및 컨트롤 게이트는 전하 저장에 뛰어난 백금 재료를 사용하였다. 컨트롤 게이트에 인가전압에 따른 시냅틱 소자의 가중치와 윈도우 메모리를 확보하고자 정전용량-전압 측정 진행하였으며, 소자의 터널 절연막에서, 전자의 터널링이 가능한 전압을 전류-전압 특성 곡선을 통하여 7 V로 결정하였다. 컨트롤 게이트에 7 V와 −5.8 V를 인가해줌으로써 평탄대 전압과 문턱 전압을 변화시켜 시냅스 연결 강도를 약화 및 강화하여 시냅스 가중치를 표현했다. 측정된 메모리 윈도우 1.26 V이다. 인가전압 횟수를 변화시켜 여러단계로 시냅스 연결 강도를 조절할 수 있는 시냅틱 소자를 제작하였다. 이는 뉴로모픽 분야에 활용될 수 있다.
Keywords: 뉴로모픽, 전하 저장, 시냅스 가중치, 플래시 메모리
인간처럼 생각하며 학습하는 인공지능 및 딥러닝 기술이 대두되고 있다. 인간의 뇌와 같이 정보를 학습하여 언어와 이미지, 및 소리의 방대한 데이터를 저전력으로 빠르게 처리할 수 있는 인공 신경망 시스템이 요구되고 있다[1]. 인공 신경망 구현이 가능한 뉴로모픽 시스템은 인간의 뇌의 신호처리 방식인 뉴런과 시냅스사이 신호전달 거동을 모방한 아날로그 회로로 나타내 전류와 전하의 통합 및 합산과 같은 뉴런의 기능을 자연스럽게 수행하는 시스템이다[2]. 비휘발성 메모리의 배열로 구성된 뉴로모픽 시스템은 다량의 데이터를 전하 누설 없이 병렬 계산하여 저전력 구동 및 빠른 연산이 가능하다. 또한, 대용량 데이터를 동시에 처리할 수 있어 기존의 폰 노이만 컴퓨팅 시스템 체계의 문제점인 병목현상을 극복할 수 있다[3]. 시냅스는 정보 전달의 역할을 하며, 이때 정보의 전달은 세포 사이의 연결 강도를 조절함으로써 이루어진다. 뉴로모픽 시스템을 구현하기 위해서는 시냅스 연결 강도의 약화 및 강화를 조절하여 시냅스 가중치를 표현할 수 있어야 하며, 특히 정보를 저장하고 소거하는 메모리 역할의 뉴로모픽 단일 시냅틱 소자를 개발해야 한다[4].
뉴로모픽 소자에 사용할 수 있는 비휘발성 메모리 중에서 플로팅 게이트 기반의 플래시 메모리는 유전 박막의 절연 효과를 활용하여 정보처리 과정이 진행된다. 정보의 저장 및 소거 시 컨트롤 게이트와 플로팅 게이트 사이에 일어날 수 있는 전하 캐리어 이동을 차단하여 누설전류를 막는다. 이를 통해 전자 터널링이 일어나는 유전박막을 최적화하여 정보 처리 시간과 보존성을 조절한다. 플래시 메모리는 정보의 저장 및 소거의 속도가 빠르고, 저전력, 보존성이 뛰어나 재현성이 뛰어난 장점을 가지고 있다. 이러한 장점을 활용하여 플로팅 게이트를 기반으로 한 플래시 메모리는 뉴로모픽 소자에 사용한다면 시냅스의 연결 강도의 조절 특성을 향상시킬 수 있다[5,6].
비휘발성 메모리로 구성할 소재 및 재료를 활용하여 플로팅 게이트 플래시 구조를 가진 뉴로모픽 소자 연구가 진행되고 있다. 첫째로 2020년 한국과학기술연구원 뉴로모픽공학센터에서는 플래시 타입의 시냅틱 소자를 보고하였다. 이 연구는 플로팅 게이트에 큰 에너지 띠 차이를 높은 정전기적 무결성으로 우수한 열적 내성과 안정성을 가지는 그래핀을 사용하여 2차원 재료를 기반으로 탑 게이트 플로팅 게이트 시냅틱 소자를 제작하였다. MOCVD(Metal Organic Chemical Vapor Deposition) 공정으로 이차원 물질 이황화 몰리브덴(MoS2)을 성장시켜 플로팅 게이트로 가져갔고, 유전 박막은 블로킹 절연막 HfO2와 터널 절연막 Al2O3를 사용하였다. 이 소자는 플로팅 게이트를 가지는 플래시 메모리의 동작구조로, 플로팅 게이트에서 전자의 저장/소거에 기반하여 동작한다. 전자의 움직임에 따라 드레인 전류 증가와 감소가 일어나게 된다. 이를 이용해 시냅스 연결 강도를 조절해 동작하는 시냅틱 소자를 보고하였다[7]. 둘째로 2019년 캘리포니아 리버모어 연구소에서 CBM(Conductive-bridge memory)에 연결된 폴리머 산화 환원 이온 플로팅 게이트를 활용하여 시냅틱 소자를 연구하였다. 10 nA 미만의 전류로 전도성 폴리머를 절연체로 희석하여 전도도를 감소시킴으로써 컨덕턴스 상태를 조절하여 시냅스 연결 강도를 나타낸 연구이다. 이와 같이 뉴로모픽 시냅틱 소자 동작을 보여주었다[8].
본 연구는 플래시 메모리 구조를 가지는 뉴로모픽 시냅틱 소자를 제작하였고 사용된 플로팅 게이트는 금속 게이트이며 Pt/Cr 구조를 가진다. 크롬은 백금과 고유전막 간의 접착력 향상과 백금과의 열적 안정성 향상을 위해 증착해주었다[9]. 백금은 비휘발성 전하 저장 메모리의 특징인 고전하의 장기 보존 특성으로 시간에 따른 전하 손실이 적다. 그래서 백금은 소자를 구성하기에 적합하다고 판단하여 소자의 적층 구조를 구성하는데 사용했다[10]. 이러한 장점을 활용한 플로팅 게이트에 전자 저장 및 소거를 나타내기 위해서 정전용량-전압 그리고 전류-전압 특성 곡선으로 제작된 소자의 전자 터널 절연막과 컨트롤 절연막의 두께와 항복 전압을 분석하였다.
실험을 진행하기에 앞서, 반도체 공정을 활용하여 시냅틱 소자를 제작하였다. 본 연구의 Pt/Cr/HfO2/Pt/Cr/HfO2/SiO2/Si 구조를 가지는 시냅틱 소자는 Fig. 1의 과정으로 제작하였다. 붕소 도핑과 비저항이 1–10 ohm과 면 방향(100)을 가지는 p 타입 웨이퍼이며 10 mm × 10 mm 규격의 형태로 사용하였다. 웨이퍼 세정 과정은 아세톤과 메탄올 3분 그리고 SPM(Sulfuric Peroxide Mixture) 10분 동안 초음파세척기(WUC-D06H)를 사용하였다. 건식 산화 공정을 진행하기 전에 웨이퍼에 생성된 자연 산화막을 제거해주어야 한다. 플루오린화 암모늄(NH4F)과 플루오린화 수소(Hf)가 6:1로 제조된 BOE(Buffered Oxide Etchant, 6:1)에 15초 동안 담가 주었고, 이후 증류수에 헹구어 자연 산화막을 제거해주었다. 터널 절연막에서 전자의 이동이 원활하게 진행되기 위해서는 산화막과 실리콘 사이의 높은 계면 특질이 요구된다. 터널 절연막을 고유전율을 가지는 산화 하프늄(HfO2)으로 이용하면 터널 절연막의 유전막의 분극률과 표면 거칠기가 높기에 실리콘과의 계면 특질에서 결함이 나타나게 된다[11]. HfO2/Si으로 계면을 구성한다면 계면의 높은 결함밀도를 가지게 되어 소자의 전기적 특질감소가 일어나게 된다. 그래서 Si와 HfO2 계면의 전기적 특질을 향상시키기 위해 Si과 전기적인 계면 특질이 우수한 SiO2를 30 Å를 산화해 주었다. 산화된 SiO2층은 퍼니스(Furnace, 삼한 박막 진공, SHTC-3000)을 사용하였고, 900 °C에서 2시간 44분 동안 진공 체임버 내부에 O2 가스 10 torr를 주입하여 건식 산화막을 산화하였다. 이후 증착 박막 균일도가 높은 ALD(atomic layer deposition)를 이용하였다. ALD(울텍, Compact ALD)를 활용하여 300 °C에서 HfO2 50cycle 증착하였다. 사용된 HfO2 물질은 테트라키스하프늄(Tetrakis(ethylmethylamido)hafnium, TEMAHf, C12H32N4Hf)이며 증착된 HfO2 박막의 물리적 두께는 62.5 Å이다. 금속 플로팅 게이트(Floating-gate) 형성을 위해 스퍼터(삼한 박막 진공, RF/Magnetron Sputter SHS-2M3-40T)장비를 활용하였다. 플로팅 게이트는 패턴 규격 50 μm × 50 μm의 배열형태를 가지는 쉐도우 마스크를 사용해 증착해주었다. 스퍼터 챔버 진공도 3.0 × 10-6 torr 도달 후, 아르곤 가스 50 sccm, 10 mtorr 분위기에서 입사전력 50 W의 RF(AC) 플라즈마를 이용하여 크롬과 백금을 증착했다. 고유전체 HfO2 표면에 증착될 크롬은 백금과 밀착력 및 접착력 향상을 위해 사용하였고, 크롬을 1분 5 nm, 백금 4분 24 nm를 증착해주었다. 사용된 백금은 부식에 대한 저항이 강하고 녹는점이 1700 °C 이상으로 내구성이 뛰어나며 전하 저장에 탁월하여 사용하였다. 이후 컨트롤 절연막을 ALD기법을 활용해 HfO2 200cycle 증착했고, 물리적인 두께 249 Å이다. 컨트롤 게이트의 증착은 쉐도우 마스크를 사용하였고 규격은 300 μm × 300 μm를 가지고 있다. 게이트 형성을 위해 스퍼터 챔버의 진공은 3.0 × 10-6 torr이며 아르곤 가스 50 sccm, 10 mtorr가 유지되는 분위기에서 RF(AC) 입사전력 50 W 일 때, 크롬 1분 5 nm, 백금 4분 24 nm 증착하였다. 제작된 소자의 금속의 저항 성분을 낮추고, 고유전율 박막의 접착성과 밀착성을 높여 보이드 발생을 막음으로써 박막의 계질 특성 향상시킬 수 있는 열처리 공정을 진행했다. 열처리 공정 조건은 퍼니스를 활용하여 400 °C에서 1시간 동안 아르곤 가스 1 torr를 유지하며 열처리 공정을 진행하여 소자를 제작하였다. 제작된 시냅틱 소자는 Fig. 2의 구조로 측정이 되었다. 측정 시 소자의 상태는 빛 차단과 습도 40%, 온도 24 °C를 일정하게 유지하였다. 2-프로브 시스템으로 컨트롤 게이트에 전압을 인가하였고, 실리콘 기판을 저항체로 사용하여 접지상태로 측정하였다. 제작된 소자의 정전용량-전압을 알아보기 위해 임피던스 분석기(Agilent, 4284A Precision LCR-Meter)를 사용하여 유전체 박막의 계면 결함이 측정되지 않는 고주파수 100 kHz 대역에서 측정하였다[12]. 또한, 전류-전압을 측정하기 위해 반도체 특성 분석기(Keithley, 4200-SCS)를 활용하였다.
컨트롤 게이트에 양전압과 음전압을 인가해주면 소자의 평탄대 전압이 변화하여 전자 터널링을 조절해 소자를 구동한다. 터널링이 가능한 전압 영역에서는 평탄대 전압의 변화 통해 전자 터널링이 일어나며 절연막 사이를 이동하게 된다[13]. 전자 터널링으로 시냅틱 소자를 구동시키려면 터널 절연 박막의 두께와 절연파괴 특성 확인을 해야 한다. 터널 절연막의 적층 구조는 Pt/Cr/HfO2/SiO2/Si로 구성하였다. 터널 절연막의 절연파괴 특성을 확인하기 위해 반도체 특성 분석기를 활용하여 전류-전압의 특성 곡선을 분석하였고, 전자 터널링 전압 대역을 확인하기 위해 전류-전압 그래프에서 터널 소자의 항복 전압을 확인했다. Figure 3(a)에서 측정된 항복 전압 대역은 7.9 V 이상의 전압 대역으로, 전자 터널링에 적합한 인가전압은 4.2–7.2 V임을 확인했다. 시냅틱 소자의 시냅스 강도를 나누기 위해서는 인가전압으로 인해 전체 소자의 절연 파괴가 일어나지 않아야 하고 동시에 절연막의 기능 유지가 되어야 한다. 소자를 설계함에 메모리 윈도우(Memory Window) 1 V 이상을 목표로 나타내고자 하였으며, 이를 위한 인가전압은 ±7 V 이하임을 전류-전압 특성 곡선을 분석으로 결정하였다. 컨트롤 게이트에 전계 방출로 인한 터널링의 종류는 파울러-노르트하임 터널링 (F-N Tunneling)이다.
Equation (1)은 파울러-노르트하임 식이다. Equation (2)는 다이렉트 터널링 식이다. d는 터널 절연막의 두께,
소자의 구동 방식은 Fig. 6(a)에서 컨트롤 게이트에 문턱 전압인 0.5 V에 해당하는 전압을 인가하면 웨이퍼 표면이 반전 영역에 들어가게 되며 표면에 전자가 끌려오게 된다. Figure 6(b)에서 터널링이 가능한 양전압 대역을 인가하면 웨이퍼 표면의 전자들이 터널링 현상에 의해 전자가 이동되어 플로팅 게이트 백금층에 저장된다. Figure 6(c)에서 전자 터널링이 가능한 음전압을 인가하면 웨이퍼 표면은 축적 영역으로 들어가게 되고 백금에 저장되어 있던 전자가 빠져나가 실리콘 층으로 이동된다.
터널 절연막의 항복 전압 범위 내로 시냅스 연결 강도를 조절하여 시냅스 가중치를 표현하였다. 컨트롤 게이트 양전압을 인가해주면 p 타입 실리콘 웨이퍼로부터 전자 터널링으로 인해 플로팅 게이트 백금층에 전자가 주입된다. 반대로 컨트롤 게이트에 음전압을 인가하면 플로팅 게이트 백금에서 전자가 실리콘 웨이퍼로 전자가 터널링 되어 빠져나가는 것을 확인할 수 있다. 인가 전압에 따른 전자의 흐름을 정전용량-전압의 특성 곡선으로 분석하였다. 컨트롤 게이트에 양전압을 인가함으로써 문턱 전압이 증가하여 전류의 흐름이 감소한다[15]. 소자에 전류 흐름이 감소하는 것은 시냅틱 소자의 시냅스 연결 강도의 약화를 나타낸다. 반대로 컨트롤 게이트에 음전압을 인가해준다면 문턱 전압의 감소가 일어나게 된다. 이에 따라 소자 동작 시 전류의 흐름이 증가하게 되며 이는 시냅스 연결 강도의 강화를 나타낸다. 시냅스 연결 강도의 약화 및 강화를 조절하여 시냅스 가중치를 설정할 수 있다. Figure 7(a)는 7 V 전압을 1초간 반복 인가해 주어 시냅스 연결 강도 약화를 나타내었다. Figure 7(b)는 -5.8 V를 1초간 반복적으로 인가하여 시냅스 연결 강도 강화를 나타내었다. Figure 7(c)에서 인가전압의 횟수 따라 변화하는 시냅스 가중치를 표현했다. 시냅스 가중치를 표현하기 위해
시냅틱 소자의 신뢰성 확보를 위해서 시냅스 연결 강도 조절을 반복하여 내구성을 확인하였다. Figure 8(a)에서 내구성은 시냅스 가중치인 Vref와 저장/소거 사이클링(P/E Cycling)으로 확인하였다. 컨트롤 게이트에 인가하는 전압의 변화를 통해서 메모리 윈도우의 유지가 가능한지 분석하였다. 제작된 소자는 패시베이션 공정이 진행되지 않은 상태로, 메모리 윈도우가 1.26 V에서 반복성이 진행될수록 메모리 윈도우가 0.9 V로 감소하는 경향을 보였다. 인가전압에 따른 플로팅 게이트 백금층에 저장된 전자의 수의 유지 특성을 확인하였다. 전자의 개수 유지는 정보의 저장 및 소거 상태의 기능적 문제를 분석할 수 있다. 정보의 학습과 기억 부분에서 시냅틱 소자는 정보 유지는 필수이다. Figure 8(b)에서 제작된 소자의 정보 유지를 나타내고 있다. 시냅스 가중치-시간의 그래프 형태로 나타내었으며, 소자의 보존성 확인을 위해 5일간 측정을 하였다. 시간이 지날수록 전자가 플로팅 게이트 백금층에서 빠져나가는 결과를 보였다. 이는 패시베이션 공정을 추가로 진행하면, 정보 유지력 부분에서 개선 가능성을 가지는 소자임을 확인하였다.
본 연구는 플래시 메모리의 게이트 적층 구조를 따르는 시냅틱 소자를 제작하였다. 소자의 전기적인 특성을 확인하여 터널 절연막의 두께를 확인하고, 터널링이 가능한 전압 대역을 설정하였다. p 타입 웨이퍼로부터 플로팅 게이트 사이 터널 절연막에 전자 터널링이 발생하는 전압 대역은 4.2 V – 7.2 V으로 확인되었다. 이 실험에서 컨트롤 게이트에 인가하는 전압에 따라 플로팅 게이트 백금에 전자를 저장하거나 소거하여 시냅스 연결 강도를 조절하였고, 이를 통해 나타낸 시냅스 가중치와 메모리 윈도우를 확인하였다. 소자의 신뢰성 확보를 위해 내구성과 보존성을 확인하였다. 반복적인 소자의 거동으로 메모리 윈도우가 점차 감소하는 경향을 보였다. 소자의 보존성은 플로팅 게이트에 저장된 전자가 점차 소거되는 경향을 확인하였다. 패시베이션 추가 공정을 거친다면 소자의 내구성과 보존성이 개선될 수 있는 신뢰성 특성을 보였다. 제작된 시냅틱 소자는 시냅스 가중치를 나타낼 수 있으며 내구성과 보존성을 가지는 뉴로모픽 소자의 가능성을 확보하였다.
이 논문은 2023년도 강원도의 재원으로 강원테크노파크의 지원을 받아 수행된 반도체 연구개발 지원사업입니다(강원테크노파크 제2023-027호).